Структура If/Else
Последний основной момент Verilog, который мы разберем в рамках данного базового курса, это структура If/Else. При корректном использовании она представляет собой крайне полезный инструмент.
Сначала рассмотрим несколько правил, которые нужно соблюдать в отношении структуры If/Else в Verilog:
